可能會對高速數(shù)據(jù)傳輸造成損害的因素以及測試過程
2015-08-07
此外，這一技術在支持長距離、實施成本和最終用戶成本方面也面臨重大挑戰(zhàn)。通過比較，串行總線只發(fā)送一個比特流并具有“自時鐘”機制，因此數(shù)據(jù)和時鐘之間沒有時序偏差（即同時傳輸?shù)谋忍氐竭_時間之差）。借助串行傳輸，消除了信號同步問題，而且整體性能更強。
然而，隨著技術進步，這個性能障礙得到解決，另一個問題又出現(xiàn)在人們面前。速度更快的新技術在化解此項挑戰(zhàn)的同時，也使設計更趨復雜，而且持續(xù)變化的標準也產生了更多新的設計難題，這會妨礙產品快速上市并增加開發(fā)成本。包括 PCI-Express、XAUI、RapidIO、USB, HDMI 和 SATA 在內的一些新的串行數(shù)據(jù)總線架構所帶來的數(shù)據(jù)處理量比幾年前要大好幾個數(shù)量級。
為了確保產品開發(fā)的所有階段之間的交互操作性，標準化勢在必行。領先的技術公司已經將2.5-Gbit/s 和 3-Gbit/s的設計產品化，而5-Gbit/s 技術也即將面世，同時，10Gbs 已經用于網絡通信的設計。在如此復雜多變的環(huán)境下，工程師極需一些測試解決方案，幫助其迅速輕松地發(fā)現(xiàn)和糾正設計中的問題。在此，泰克提供了完備的串行數(shù)據(jù)測試解決方案，有助于工程師開發(fā)產品，并能夠確保符合最新的串行數(shù)據(jù)測試要求。
測試高速串行數(shù)據(jù)總線
在設計過程中，工程師需要確認高速串行總線能夠正確傳送數(shù)據(jù)，同時串行傳輸問題也不會給其他系統(tǒng)元件帶來不利影響。最新標準具有更快的邊緣速率和更窄的數(shù)據(jù)脈沖，對驗證、調試和測試過程提出了一些獨特且嚴格的要求。
隨著數(shù)千兆數(shù)據(jù)傳輸率在數(shù)字系統(tǒng)中屢見不鮮，信號完整性（即集成電路正確運行所具備的信號質量）也逐漸成為設計人員關注的重點。數(shù)據(jù)流中一個比特的錯誤都會對指令或數(shù)據(jù)交換處理的結果產生巨大的影響。
可能會對傳輸信號質量造成損害的因素包括：
千兆信號速度：超高速傳輸率、低電壓差分信號和多級信號傳輸更容易引起信號完整性問題、差分時滯、噪音和模擬干擾的問題。由于串行總線可以為單通道架構，也可以為多通道架構以提升數(shù)據(jù)量，此時將造成整體設計更復雜并可能引起通道時滯定時干擾問題。
抖動：由于較高的數(shù)據(jù)速率和嵌入的時鐘的影響，現(xiàn)代串行設備會很容易受到抖動的影響，抖動會產生傳輸錯誤并導致比特差錯率，性能下降。抖動通常使信號偏離理想的時間。抖動通常源自串擾、系統(tǒng)噪音、同步開關輸出和一些其他的常見干擾信號。
傳輸線影響：傳輸線作為電源和信號傳輸?shù)闹薪椋梢允呛唵蔚臒o源線路元件，如電線、電纜和芯片印刷電路板（PCB）互連。借助串行數(shù)據(jù)技術，信號發(fā)送器、傳輸線和接收器共同構成了串行數(shù)據(jù)網絡。而由此帶來的傳輸效應（如反射和阻抗不連續(xù)）會嚴重影響信號質量并導致傳輸錯誤。
噪音：噪音是在采樣數(shù)據(jù)中出現(xiàn)的任何多余的信號。噪音來自外源（如 AC 電源線）和內源（如數(shù)字時鐘、微處理器和開關電源）。噪音可能是瞬時的，或者是寬帶隨機噪音，但都會引起抖動和信號完整性問題。
帶有嵌入式時鐘的高速數(shù)字信號具有越來越像模擬系統(tǒng)的特征，使設計驗證和系統(tǒng)集成面臨更嚴峻的挑戰(zhàn)。由于信號即使在很小的失真或抖動下都可能使系統(tǒng)變得不穩(wěn)定，這令用戶在各種條件下實施精確驗證、特征描述和強度測試都要面臨新的問題。
